Il Corso ha lo scopo di illustrare le tecniche di progetto di sistemi elettronici hardware/software dedicati ad ambiti specifici, come elettronica per l'automobile, per le comunicazioni, per il controllo industriale e per le applicazioni multimediali, e di introdurre l'uso dei principali strumenti CAD di supporto all'analisi e alla progettazione di tali sistemi.

01. Dispositivi logici programmabili e ASIC: 01.01 Le matrici logiche programmabili (PLA). 01.02 I dispositivi PAL. 01.03 PLD sequenziali. 01.04 PLD complessi (CPLD). 01.05 Le matrici di porte programmabili (FPGA). 01.06 I circuiti integrati per applicationi specifiche (ASIC). 02. Concetti fondamentali di VHDL: 02.01 La modellazione di sistemi digitali. 02.02 Domini e livelli di modellazione. 02.03 Linguaggi di modellazione. 02.04 Concetti base del linguaggio VHDL: modelli di comportamento e di struttura, test bench, analisi, elaborazione ed esecuzione. 02.05 La notazione Backus-Naur. 03. I tipi scalari e loro operazioni: 03.01 Costanti e variabili. 03.02 I tipi scalari. 03.03 Classificazione dei tipi. 03.04 Attributi dei tipi scalari. 03.05 Espressioni ed operatori. 04. Le istruzioni sequenziali: 04.01 Istruzioni if, case, null, loop, assert e report. 05. I tipi composti e loro operazioni: 05.01 Array constrained e unconstrained. 05.02 Operazioni tra array. 05.03 I record. 06. I costrutti base per la modellazione di sistemi: 06.01 La descrizione dell'interfaccia esterna: entity declaration. 06.02 La descrizione dell'implementazione interna: architecture body, istruzioni concorrenti, segnali. 06.03 La descrizione comportamentale: assegnazioni di segnali, istruzione wait, delay delta, istruzione process. 06.04 La descrizione strutturale: componenti e port map. 06.05 Analisi, elaborazione ed esecuzione. 07. I sottoprogrammi: 07.01 Le procedure. 07.02 I parametri nelle procedure, i parametri di tipo signal, i valori di default, i parametri di tipo unconstrained array. 07.03 Le procedure concorrenti. 07.04 Le funzioni. 07.05 L'overloading di procedure e di operatori. 07.06 Visibilit? delle dichiarazioni. 08. I package VHDL: 08.01 Il package declaration. 08.02 Il package body. 09. I segnali connessi a pi? driver (resolved signal): 09.01 La logica standard IEEE Std_Logic_1164. 10. Componenti e configurazioni: 10.01 Dichiarazione di componenti e loro uso. 10.02 Configurazione di componenti. 11. Gli alias: 11.01 Alias di oggetti dati. 11.02 Alias di oggetti che non sono dati. 12. La sintesi VHDL: 12.01 La descrizione RTL. 12.02 I vincoli e gli attributi. 12.03 Le librerie tecnologiche. 12.04 La sintesi. 12.05 Descrizione VHDL di circuiti combinatori e sequenziali sintetizzabili. 13. Il flusso di progetto ad alto livello: 13.01 La simulazione RTL. 13.02 La sintesi VHDL. 13.03 La verifica funzionale a livello di gate. 13.04 Place and routing. 13.05 Post layout timing simulation. 14. Attivit? di laboratorio: 14.01 Introduzione ad una serie di strumenti CAD per la descrizione, la progettazione, la simulazione e la sintesi di sistemi elettronici. 14.02 I test bench. 14.03 Gli schematici. 14.04 Simulazione di un certo numero di sistemi trattati durante le lezioni. 14.05 Modello VHDL di un processore.

Modalità didattiche

Lezioni frontali ed esercitazioni di laboratorio.

Obblighi

Nessuno.

Testi di studio

Ashenden, "The Student's Guide to VHDL", Morgan Kaufmann, 1998. Ashenden, "The Designer's Guide to VHDL", Morgan Kaufmann, 2001. Perry, "VHDL Programming by Example", McGraw Hill, 2002. Spirito, "Elettronica Digitale", McGraw Hill, 2002.

Modalità di
accertamento

Tesina e prova orale.

Disabilità e DSA

Le studentesse e gli studenti che hanno registrato la certificazione di disabilità o la certificazione di DSA presso l'Ufficio Inclusione e diritto allo studio, possono chiedere di utilizzare le mappe concettuali (per parole chiave) durante la prova di esame.

A tal fine, è necessario inviare le mappe, due settimane prima dell’appello di esame, alla o al docente del corso, che ne verificherà la coerenza con le indicazioni delle linee guida di ateneo e potrà chiederne la modifica.